Streaming Multi-port SDRAM Memory Controller IP Core

Streaming Multi-port SDRAM Memory Controller IP Core

概要・特長

SDR、DDR/DDR2、モバイルDDRなどのメモリへのデータコントロールをFPGAで実現。
単一のIPコアで複数のメモリをコントロールすることにより、円滑で、かつ低リスクな製品開発を行えます。

仕様

  • 200 / 333 MHz (400/666 Mbps) Altera® Cyclone® / Stratix® メモリー性能
  • SDR、DDR、 DDR2 、モバイルDDR SDRAMメモリーデバイス
  • 最大10個のRDまたはWRポート対応
  • コンフィギュラブルFIFO:16 〜2048バイト
  • メモリーデータ幅:8/16/32/64ビット
  • ローカルバス幅:8〜128ビット
  • 高性能SDRAMバーストキャッシングにより待機状態を最小化
  • DDR/DDR2に依存せずプリント基板設計可能
  • コンフィギュレーションGUIによる設計プロセスの合理化

製品構成

対応デバイス、対応OS

  • Cyclone II, III, IV GX, Ⅳ E,V,Stratix II, III and IV,Arria GX, Arria II GX

ロジックリソース

  • SDRAM Controller 745LE
  • Write Port 300LE
  • Read Port 100LE

提供物

  • ライセンスおよび1年間のアップデートを含む
  • IP コア、リファレンスデザインおよびドキュメントを収録した CD
  • Altera® OpenCore Plus評価機能
  • ユーザーマニュアル

ライセンス形態

  • ノードロック
  • フローティング

評価版

有り(30日間の無償ライセンス)

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