SPIマスター/スレーブ FIFO デバイス【DSPI_FIFO】

SPIマスター/スレーブ FIFO デバイス【DSPI_FIFO】

概要・特長

SPIマスター/スレーブ FIFO デバイスは、完全に設定可能なSPIマスタ/スレーブデバイスです。ユーザはシリアルクロック信号SCKの極性と位相を設定できます。これは、マイクロコントローラがシリアル周辺装置と通信することを可能にするだけでなく、マルチマスターシステム内のインタープロセッサと通信することを可能にします。


● SPIマスター
  • マスターおよびマルチマスター動作
  • 2つの動作モード:SPIモードとFIFOモード
  • 8個のSPIスレーブセレクトライン
  • システムエラー検出
  • モードフォルトエラー
  • ライトコリジョンエラー
  • 割り込み生成
  • ビットレートはシステムクロックの1/4〜1/512で生成可能
  • 4つの転送フォーマットをサポート
  • シンプルなインターフェースにより、マイクロコントローラへの簡単な接続が可能

● SPIスレーブ
  • スレーブ動作
  • 2つの動作モード:SPIモードとFIFOモード
  • システムエラー検出
  • 割り込み生成
  • システムクロックの1/4の速度をサポート
  • 4つの転送フォーマットをサポート
  • シンプルなインターフェースにより、マイクロコントローラへの簡単な接続が可能

● 2つのDMAモードにより、シングル転送とマルチ転送が可能

● FIFOモードでは、送信と受信はそれぞれ16/64バイトのFIFOでバッファされ、CPUへの割り込み回数を低減

● 128、256、512バイトへのオプションのFIFOサイズ拡張

● システムインターフェースラッパー
AMBA - APB Bus、Altera Avalon Bus、Xilinx OPB Bus

仕様

ブロックダイアグラム

ピン説明

ユニット

Shift register and Read Data Buffer
システムは送信方向にシングルバッファリングされ、受信方向にダブルバッファリングされます。これは、前のトランザクションが完了するまで、送信用の新しいデータをシフターに書き込むことができないことを意味します。受信データはパラレル・リード・データ・バッファに転送されるので、シフタは次のシリアル・キャラクタを自由に受け入れることができます。 次のシリアル・キャラクタの転送準備の前に、最初のキャラクタがリードデータバッファから読み出される場合、オーバーラン状態は発生しません。SPI転送が発生すると、8ビット・キャラクタがデータピンにシフトアウトされ、別の8ビットキャラクタが2番目のデータピンで同時にシフトされます。この転送は、マスタの8ビットシフトレジスタとスレーブの別の8ビットシフトレジスタが循環16ビットシフトレジスタとして接続されているからです。転送が発生すると、この分散シフトレジスタは8ビットの位置にシフトされます。したがって、マスターとスレーブのキャラクタは効果的に交換されます。
Receiver FIFO
Rx FIFOは64(128,256,512)レベルの深さにすることができ、FIFOのバイト数が選択された割り込みトリガレベルになるまでデータを受信します。 このとき、割り込みが許可されていると、CPUに割り込みを生成します。
Rx FIFOは、フルになるまでバイトを格納し続けます。フルの場合、次のバイトを受け付けずにオーバーランエラーフラグをセットします。
Transmitter FIFO
CPUがマスタモードでTx FIFOにバイトをロードするとすぐに、SO/MOからデータを送信します。
スレーブモードでは、SCK信号の正しいエッジの後に送信が開始されます。64(128,256,512)キャラクタを保持している場合、Tx FIFOへのロードを防ぎます(SFCR [5]ビット値および選択されたFIFOサイズに依存)。Tx FIFOへのロードは、次のキャラクタがTxシフトレジスタに転送されるとすぐに有効になります。
Control Register
コントロール レジスタは、いつでも読み書きすることができ、DSPI_FIFOシステムの設定に使用されます。このレジスタは、送信モード(マスタ、スレーブ)、SPIクロックの極性と位相、伝送速度を制御します。
Status Register
ステータスレジスタ(SPSR)には、転送の完了またはシステムエラーの発生を示すフラグが含まれています。すべてのフラグは、対応するイベントが発生したときに自動的に設定され、ソフトウェアシーケンスによってクリアされます。
Slave Select Control Register
スレーブセレクトコントロールレジスタ(SSCR)は、どのスレーブを選択するか制御します。スレーブ選択出力はSPIマスタ転送中に駆動します。SSCRレジスタの内容は、DSPIマスタ送信開始時に自動的にSS7O-SS0O端子に割り付けられます。
SPI Clock Logic
ソフトウェアは、SPIコントロール レジスタ(SPCR)の2ビットを使用して、SCKの位相と極性の4つの組み合わせから任意のものを選択できます。クロック極性は、CPOLコントロールビットによって指定されます。.CPOLコントロールビットは、クロックのハイアクティブまたはローアクティブを選択可能で、転送フォーマットに影響を与えません。クロックフェーズ(CPHA)コントロールビットは、基本的に異なる2つの転送フォーマットの1つを選択します。 クロック位相と極性は、マスタSPIデバイスと通信するスレーブデバイスで同じにする必要があります。場合によっては、転送の間に位相と極性を変更して、マスタデバイスが異なる要求を持つペリフェラルスレーブと通信できるようになります。DSPI上のSPIシステムの柔軟性により、ほとんどすべての既存同期シリアル・ペリフェラルとの直接インタフェースが可能になります。
SPI Controller
SPIコントローラはマスタ/スレーブの動作を管理し、伝送を制御します。 また、伝送速度とフォーマット(位相と極性)も管理します。コントローラ自身が割り込み要求を生成し、送信エラーを選択します。

対応デバイス、対応OS

  • Intel FPGA
  • Lattice FPGA
  • Xilinx FPGA
  • ASIC

ロジックリソース

提供物

Source code
・VHDLソースコード
・VERILOGソースコード
・ネットリスト(FPGA EDIF / NGO / NGD / QXP / VQM)
VHDL&VERILOGテストベンチ環境
・Active-HDL自動シミュレーションマクロ
・ModelSim自動シミュレーションマクロ
・リファレンス レスポンスによるテスト
技術文書
・インストールに関する注意事項
・HDLコア仕様
・データシート
合成スクリプト
サンプルアプリケーション
テクニカルサポート
・IPコア実装のサポート
・3ヶ月のメンテナンス
 IPコアの提供とドキュメントのアップデート、マイナーバージョンとメジャーバージョン
 の変更
 メールサポート

ライセンス形態

  • プロジェクト限定ライセンス
  • ロイヤリティ フリー
  • シングルサイト/マルチサイトを選択(開発拠点数)

評価版

利用期間1ヶ月の無償評価版

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