Analyze RTL™

Analyze RTL™

概要・特長

RTLの問題は、デバッグにおける検査が複雑なことや、シミュレーションに時間がかかることです。最新のASIC、SoCおよびFPGAには、メモリ、トランシーバー、他社IPおよびプロセッサ・コアと共に通常、何百万ものゲートが含まれます。
検証とデバッグ時間を削減するため、「Analyze RTL™」はシミュレーションと論理合成の前に迅速に問題を特定し、検証時間を短縮できます。
Blue Pearl Software社の「Analyze RTL™」はEDAの従来の手法を改善し、より使いやすく、高性能で、検索と修正速度を高めたことにより大容量の 設計検査・解決を提供する優れたLintツールによる詳しい分析と公式検証を兼ね備えています。

Blue Pearl Software社の「Analyze RTL™」は、IPおよびFPGAの解析ツールセットです。
主に以下の項目の解析・検出をします。
  • RTL設計エラーおよび問題点
  • 問題のあるクロックドメインクロッシング(CDC)
  • フォルスパスおよびマルチサイクルパス
  • FPGAベンダーチェック項目

機能

  • IEEE Verilog/System Verilog & VHDL の言語仕様および文法に沿っているかのチェック
  • 標準的なチェック、STARC/RMMおよびXilinx UltraFast等に合わせてチェック項目を構成
  • RTLコード、回路図、GUIによるメッセージなど、統合された合理的なデバッグ環境
  • メッセージの効率的なソートやフィルターで問題点を正確に指摘
  • コマンドラインインターフェース(CLI)やメッセージファイルの再利用でフローを自動化
  • セットアップウィザードで素早く効果的で意味のある結果を得る

紹介動画

優位性

ビジュアル化された検証環境で、メッセージを効率よくソートしたりフィルターできるほか、設計の問題点の素早いデバッグが可能です。
さらに、RTLからステートマシンの抽出を行うため、検証するためのテストベンチを用意することなく、ステートマシン解析が可能です。


仕様対応言語

Verilog
VHDL
Systemverilog
Mixed languages

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