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セキュリティ暗号化

DPA 耐性暗号IP

DPA対策済みの暗号ハードウェアコア。AES・SHA-2・RSA・ECC対応、1億トレース超でリークなしを検証

メーカー Rambus Rambus
DPA 耐性暗号IP 製品画像
製品名
DPA 耐性暗号IP
スペシフィケーション
AES
デバイスタイプ
ASIC

概要・特長

DPA耐性ハードウェアコアは、容易に統合可能な、様々なデバイスの暗号機能に対応するサイドチャネル耐性を内蔵した、プロセスに依存しないソフトマクロ・セキュリティ・ソリューションです。

これらの高性能コアは、すべてのコアがDPA対策として検証されているため、標準的なセキュリティコアよりも高いレベルの保護機能を提供するとともに、市場投入までの時間を短縮します。また、CBC(Cipher Block Chaining)モード、CTR(Counter)モード、認証暗号モード/GCM(Galois Counter)モードなどの標準的な暗号モードとの統合にも高い柔軟性を発揮します。高速なAESコアは、DPA対策を施したAES暗号化を、AES1ラウンドあたりわずか2クロックサイクルで実行し、既存のソリューションを上回る性能を発揮します。

また、DPA対策ハードウェアコアは、暗号化と復号化の機能を持ち、鍵のサイズはAESが128ビットと256ビット、RSAが4096ビットから選択可能です。

セキュアコアには、LUT-Masked Dual-rail with Pre-charge Logic (LMDPL)ゲートレベルマスキングなどのDPA対策が施されており、最高レベルのセキュリティを実現しながら、シリコンの面積、性能、電力の目標を達成しています。これらの対策は、あらゆるFPGAやASIC技術に移植可能です。

DPA耐性のあるコアファミリーは、TVLA(Test Vector Leakage Assessment)手法を用いて広範に検証されており、1億トレースを超えてもリークがないことが明らかになっています。このコアは、10億回の演算を超える一変量の一次および二次サイドチャネル攻撃に対しても保護されています。

ブロック図

DPA 耐性暗号IP

仕様

  • 認定済みのDPA対策によるtime to marketの短縮
  • 高度にセキュアな暗号エンジン
  • テストベクタベースの漏洩評価手法による広範囲の評価(1億波形を超える漏洩耐性の確認)
  • 単変量1st order及び2nd orderのサイドチャネル攻撃に対して、10億オペレーションを超える耐性を提供
  • AES(128/256)、3DES、SHA-2(224/256 or 224/256/384/512)、HMAC-SHA-2(224/256 or 224/256/384/512)、RSA、ECDSA、ECDHアルゴリズムをサポート
  • シリコンレベルで実証・評価されたDPA対策技術を採用 例:LMDPL(LUT-Masked Dual-rail with Pre-charge Logic)ゲートレベルマスキング
  • シンプルなコントロール・ステータス インタフェイス
  • 配線制約無しで実装可能
  • サイドチャネル耐性において、最高レベルのセキュリティを提供
  • サイドチャネル対策無しの標準バージョン、及び乱数生成器も提供

対応デバイス、対応OS

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ロジックリソース

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ライセンス形態

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評価版

有償にて、開発ボードと評価用IPをご提供しております。詳しくはお問い合わせください。

提供物

  • Verilog RTL リファレンスデザイン
  • SDC 制約ファイル(FPGA向け もしくは ASIC向け)
  • ユーザーガイド
  • NIST準拠テストベクタ
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