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ネットワーク工場自動化

EtherCAT Master IP Core

EtherCAT®マスター機能をFPGAのハードウェアで処理しCPU負荷を低減。通信周期最速62.5μs

メーカー NDR NDR
EtherCAT Master IP Core 製品画像
製品名
EtherCAT Master IP Core
スペシフィケーション
Ethernet
デバイスタイプ
Altera(Intel) FPGA、AMD(Xilinx) FPGA、ASIC

概要・特長

本製品は、産業用Ethernet規格の一つであるEtherCAT®の製品です。多くはソフトウェアか専用LSIで処理されるEtherCATのMaster機能をFPGAにハードウェア IPとして実装することで、基板上のBOM面積と定周期通信処理における、CPU負荷を大規模に低減します。
製品はEtherCATの標準機能の他に機能パックもサポートしています。(-Pro 製品)

ブロック図

EtherCAT Master IP Coreブロック図

仕様

  • プロセス通信周期 最速62.5us
  • パケット生成/解析機能
  • 冗長化機能 対応
  • Distributed Clock機能 対応
  • メールボックス 対応
  • データグラム切り替え機能 対応

対応デバイス、対応OS

■対応デバイス
  • Intel® Cyclone® V SoC
  • Intel® MAX® 10

■対応OS
  • uITRON
  • Linux 3.1. + Xenomai

ロジックリソース

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ライセンス形態

  • 開発ベースライセンス (同一FPGAでユーザ様の特定の1製品への開発ライセンス)
  • 開発シリーズライセンス (同一FPGAでユーザ様の特定の製品群への開発ライセンス)
  • ロイヤリティ(出荷ライセンス)

評価版

動作時間制限付き評価版 有り
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提供物

  • 暗号化ネットリスト
  • バイナリ形式ドライバとAPI
  • EtherCAT MasterIP 説明書
  • EtherCAT MasterIP ドライバライブラリAPI仕様
  • EtherCAT MasterIP プログラミング・ サンプルアプリケーション説明書
  • FPGA サンプルプロジェクト
  • ENI変換ソフト
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