MIPI IP

シリコンで実証された高性能なMIPI^® CSI-2^®およびDSI-2SMコントローラコアは、SoC、ASIC、FPGAでの使用向けに最適化されています。利用可能なMIPIテストベンチは、MIPI設計のエンドツーエンド・シミュレーションの機能を提供します。

CSI-2コントローラは、高性能、低消費電力、小面積のために最適化されています。64ビットと32ビットのコア幅で提供されます。64ビットコア幅は、1～8個のD-PHYSMデータレーン（8ビットPPI）および1～4個のC-PHYレーン（16ビットPPI）をサポートします。32ビットコアは、1～4個のD-PHYデータレーン（8ビットPPI）と1-2個のC-PHYレーン（16ビットPPI）をサポートします。
このコアはCSI-2規格に完全に準拠し、定義された3つのレイヤをすべて実装しています：
-ピクセルからバイトへのパッキング
-低レベルプロトコル、
-レーン管理

送信（Tx）版と受信（Rx）版のコアが用意されています。コアのローカルインタフェースは、使いやすいピクセルベースのインタフェース（シングル、ダブル、クワッド、オクタルピクセル幅）を提供します。CSI-2 Rx Controllerコアには、オプションでAXIインタフェースが用意されています。オプションのHsync/Vsyncビデオ・インターフェースも利用可能です。

詳細は、メーカーサイトを参照ください。
https://www.rambus.com/interface-ip/mipi/