富士ソフト株式会社（本社：神奈川県横浜市、代表取締役 社長執行役員：坂下 智保）は、組み込みシステム開発の高度化と効率化を目的とした、組み込み製品およびデザインサービスを提供する事業を展開しております。 この度、新たにBlue Pearl Software Inc.（本社：米国カリフォルニア州サンタクララ市、President and CEO：Ellis Smith）と販売店契約を締結し、11 月15（火）より、同社の「Visual Verification Suite（ビジュアル ヴェリフィケーション スウィート）」の販売を開始しました。
ASIC/FPGA開発向けRTL検証ツール「Visual Verification Suite」
Blue Pearl Software
信頼性の高いRTL開発を可能にするASIC、FPGAおよびIP RTLの開発者や管理者向けの総合的EDAツール
製品構成
●Analyze RTL™(ACE を含む)
RTL の詳しい分析と検証により、シミュレーションと論理合成の前に迅速に問題を特定できます。
●Clock Domain Crossing analysis (CDC)
CDC 検証※1 におけるASIC、FPGA 設計の分析機能を提供します。
●Automatic SDC Generation (SDC)
高速にFSM（finite state machine）※2 および制御挙動解析、フォルスパス連続分析、例外タイミング制約を生成します。
●Management Dashboard
RTL 検証過程の確認、およびエラーやワーニングなどのメッセージ数をグラフィカル・レポートで確認できます。
※1 CDC検証(非同期検証)：非同期(異なるクロックで動く回路の間)データ転送時に，誤動作などの問題が起きるかチェックすること
※2 FSM（有限ステートマシン)：いくつかの状態を持っていて状態によってふるまいが決定され、別の状態へ遷移する仕組み
※記載されている会社名および商品名は、各社の登録商標または商標です。
