UART 【D16550】

D16550は、TL16C550Aと機能的に同じユニバーサルアシンクロナスレシーバ/トランスミッタ（UART）のソフトコアです。 UARTとFIFOの2つのモードでシリアル伝送が可能です。 FIFOモードでは、内部FIFOがアクティブになり、受信方向と送信方向の両方に16バイト（RCVR FIFOの1バイトあたり3ビットのエラーデータ）が格納されます。また、D16550には、プログラマブルな16ビットボー・ジェネレータが内蔵されており、タイミング リファレンス クロック入力を1から（2^16-1）の間の除数で分周することが可能です。

ブロックダイアグラム

ピン説明

ユニット

Baud Generator

D16550にはプログラマブルな16ビットボー・ジェネレータが内蔵されており、クロック入力を1から（2^16-1）の間の除数で分周します。ボー・ジェネレータの出力周波数はボーレート×16です。 除数の式は次のとおりです。
divisor = frequency/(baudrate×16）
ディバイザラッチDLLおよびDLMの2つの8ビットレジスタは、除数を16ビットバイナリ形式で格納します。ディバイザラッチは、D16550の初期化でロードする必要があります。これはボー・ジェネレータの動作を保証するためです。ディバイザラッチがロードされると、初期ロード時のロングカウントを防止するために、DLLまたはDLMへの書き込みに続き、16ビットボー・カウンタもCLKの立上りエッでにロードされます。

Data Bus Buffer

Rx FIFOは16レベルの深さで、FIFOのバイト数が選択された割り込みトリガレベルに達するまでデータを受信します。 このとき、Rx割り込みがイネーブルされていると、UARTはCPUに割り込みを生成します。Rx FIFOは、フルになるまでバイトを格納し続けます。フルの場合、次のバイトを受け付けずにオーバーランエラーフラグをセットします。

Transmitter Control

トランスミッタ コントロールモジュールは、THR（トランスミッタホールドレジスタ）に書き込まれたデータのシリアル出力SOの送信を制御します。新たな送信はTHRレジスタまたはTx FIFOに書き込んだ後、内部ボー・ジェネレータの次のオーバーフローで開始します。送信コントロールにはTHRレジスタと送信シフトレジスタを含みます。

Transmitter FIFO

UARTのTxはCPUがTx FIFOにバイトをロードするとすぐにSOからデータを送信します。これは、有効な16個のキャラクタがある場合、Tx FIFOへの負荷を低減します。  次のキャラクタがTxシフトレジスタに転送されると、すぐにTx FIFOへの次のロードがイネーブルされます。UARTは通常、Tx割り込みで上記の動作を開始します。

ブロックダイアグラム

ピン説明

ユニット

Baud Generator

D16550にはプログラマブルな16ビットボー・ジェネレータが内蔵されており、クロック入力を1から（2^16-1）の間の除数で分周します。ボー・ジェネレータの出力周波数はボーレート×16です。 除数の式は次のとおりです。
divisor = frequency/(baudrate×16）
ディバイザラッチDLLおよびDLMの2つの8ビットレジスタは、除数を16ビットバイナリ形式で格納します。ディバイザラッチは、D16550の初期化でロードする必要があります。これはボー・ジェネレータの動作を保証するためです。ディバイザラッチがロードされると、初期ロード時のロングカウントを防止するために、DLLまたはDLMへの書き込みに続き、16ビットボー・カウンタもCLKの立上りエッでにロードされます。

Data Bus Buffer

Rx FIFOは16レベルの深さで、FIFOのバイト数が選択された割り込みトリガレベルに達するまでデータを受信します。 このとき、Rx割り込みがイネーブルされていると、UARTはCPUに割り込みを生成します。Rx FIFOは、フルになるまでバイトを格納し続けます。フルの場合、次のバイトを受け付けずにオーバーランエラーフラグをセットします。

Transmitter Control

トランスミッタ コントロールモジュールは、THR（トランスミッタホールドレジスタ）に書き込まれたデータのシリアル出力SOの送信を制御します。新たな送信はTHRレジスタまたはTx FIFOに書き込んだ後、内部ボー・ジェネレータの次のオーバーフローで開始します。送信コントロールにはTHRレジスタと送信シフトレジスタを含みます。

Transmitter FIFO

UARTのTxはCPUがTx FIFOにバイトをロードするとすぐにSOからデータを送信します。これは、有効な16個のキャラクタがある場合、Tx FIFOへの負荷を低減します。  次のキャラクタがTxシフトレジスタに転送されると、すぐにTx FIFOへの次のロードがイネーブルされます。UARTは通常、Tx割り込みで上記の動作を開始します。