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IP(IPコア/FPGA/ASIC), IP(画像処理),  [ 画像処理 ]

System-on-Chip

H.264 to MPEG-2 Transcoder IP Core

H.264 MPEG-2トランスコーダIPコアは、SOC社の超低遅延H.264ビデオデコーダIPコアとMPEG-2ビデオエンコーダコアに基づいて設計しているストリーム・コンバータです。

ネットワーク, 画像処理
MPEG-2 Video/Audio Encoder Modules

MPEG-2ビデオエンコーダモジュールは、最大1080pの解像度と最大フレームレート60fpsをMPEG-2ビデオ/オーディオを符号化するため必要なすべてコンポーネントと、SOC社のMPEG-2エンコーダIPコアを実装したFPGAに実装した小型PCBです。

ネットワーク, 画像処理
MPEG-2 to H.264 Transcoder IP Core

MPEG-2 -H264 トランスコーダ IPコアは、H264トランスコーダIPコアに対するMPEG-2は、SOC社の低遅延のMPEG-2デコーダIPコアとH.264エンコーダIPコアで構成されています。

ネットワーク, 画像処理
Video Scaling and Re-sampling IP Core

ビデオスケーラは、高精度、高性能ビデオ変換IPで、NTSC-PALもしくは一般的なビデオ変換に役に立つ空間領域(解像度)、時間領域(フレームレート)を含みます。

ネットワーク, 画像処理
MPEG-2 Video/Audio Decoder Modules

MPEG-2ビデオデコーダ・モジュールは、MPEG-2ビデオまたはビデオ/オーディオのデコードをするために必要なすべてのハードウェアコンポーネントと、SOC社のMPEG-2デコーダIPコアをFPGAに実装した小型PCBです。

ネットワーク, 画像処理

PathPartner

H.265 Encoder IP

放送レベルの映像品質を維持しながら、高ダイナミックレンジ解像度(1080pおよびUHD)映像を30分の1以下に圧縮することができるリアルタイムHEVCエンコーダです。

画像処理
H.265 Decoder IP

CPU使用率、消費電力、および物理リソース使用率を最小限に抑えながら、最速のデコーダを提供するリアルタイムハードウェアHEVCデコーダです。

画像処理

ギズモインターナショナル

SPIDER

SPIDERは、映像や画像の視覚的な特徴部分を検知・分析し、人の目が感じる自然な美しさを引き出すための独自の処理を行う「映像高精彩化技術」です。

画像処理

IP(IPコア/FPGA/ASIC), IP(画像処理),  [ 未定義 ]

Hardent

VESA DisplayPort 1.4 FEC TX IP Core For Automotive Displays ASIL-B Ready ISO 26262 Certified

VESA DisplayPort 1.4仕様で指定されているように、リードソロモンFECとシンボルインターリーブを実装

未定義
VESA DisplayPort 1.4  RX IP Subsystem  for Xilinx FPGAs

HardentのDisplayPort 1.4 IPは、同じ物理リンク速度を使用しながら、DisplayPortデータ転送容量を3倍に増やす視覚的にロスレスな映像圧縮技術であるVESA DSC 1.2aをサポートしています。

未定義
VESA DSC 1.1 Encoder IP Core For Automotive Displays ASIL-B Ready ISO 26262 Certified

VESA DSC 1.1に完全に準拠したエンコーダ

未定義
VESA DSC 1.2a Encoder IP Core for Xilinx FPGAs

最大3倍の視覚的にロスレスな映像圧縮を実現するザイリンクスFPGA向けエンコーダIP

未定義
VESA DisplayPort 1.4  TX IP Subsystem  for Xilinx FPGAs

HardentのDisplayPort 1.4 IPは、同じ物理リンク速度を使用しながら、DisplayPortデータ転送容量を3倍に増やす視覚的にロスレスな映像圧縮技術であるVESA DSC 1.2aをサポートしています。

未定義
VESA VDC-M 1.2 Decoder IP Core

VDC-M(VESA Display Compression-M 1.2に完全に準拠したデコーダ

未定義
VESA DisplayPort 1.4 FEC RX IP Core

VESA DisplayPort 1.4仕様で指定されているように、リードソロモンFECとシンボルインターリーブを実装

未定義
VESA DSC 1.2a Decoder IP Core

最大3倍の視覚的にロスレスな映像圧縮を実現するデコーダIP

未定義
VESA VDC-M 1.2 Encoder IP Core

VDC-M(VESA Display Compression-M 1.2に完全に準拠したエンコーダ

未定義
VESA DSC 1.2a Decoder IP Core for Xilinx FPGAs

最大3倍の視覚的にロスレスな映像圧縮を実現するザイリンクスFPGA向けデコーダIP

未定義
HDMI 2.1 FEC TX IP Core

HDMI 2.1仕様で指定されているリードソロモンFECおよびシンボルマッピング/インターリーブを実装

未定義
VESA DSC 1.2a Encoder IP Core

最大3倍の視覚的にロスレスな映像圧縮を実現するエンコーダIP

未定義

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