TCP/UDPオフロードエンジン

フルハードのTCP/UDP プロトコルスタックにより、CPUレスでTCP/UDP通信が実現できます。フルハードでありながら、10,000以上の同時セッション接続に対応しており、ソフトウェアで行っていたTCP/UDP通信を完全に置き換えることが出来ます。

• ハードによるTCPフル機能のオフロード, 100Gbps /1コア
• 10000以上の同時接続可能
• 耐タンパ性（脆弱性の隠蔽）
• DDos攻撃への耐性
• 省面積 （70-100K LUT）

◎オフロードエンジンとしての特長と説明

• ユーザロジック用は、FPGAのユーザロジックのために、CPUを一切必要としないダイレクトなコマンドとデータストリームインターフェースを提供します
• SoC用は、SoC向けのインターフェースを備え、CPUと共有するメモリにデータを配置し、TCP/UDPオフロードエンジンをキックすることでTCP送受信を実現します
• デスクリプタ用は、主にPCI-expressを介しホストメモリに配置したデータをTCP/UDP送受信するもので、コマンドやデータアドレスを記述したデスクリプタにより転送制御します

• プロトコル：
  • 802.3, ARP, ICMP, IPv4, TCP, UDP, RTP
• プロトコル：
  • 802.3, ARP, ICMP, IPv4, TCP, UDP, RTP
• 性能
  • スループット: 100Gbps (1コア当たり, 250MHz動作時)
• TCP
  • オフロード機能：パケット生成, チェックサム, 3-wayハンドシェイク, パケット再送, 高速再転送, フロー制御, TCPリアセンブル, Delayed Ack（ソケットライブラリ同等のTCPフル機能）
  • 最大コネクション数： 16,000 （コンフィグで変更可能）
  • TCPオプション: MSS(Maximum Segment Size)対応, TimeStamp対応
• UDP
  • 10,000セッション以上
  • 上位レイヤ：GigE-Vision, H.264 over RTP他
  • 各種プロトコルにカスタムで対応

対応FPGA

• altera Arria/Stratix 4/5/10, Agilex他
  • OFS (Open FPGA Stack)対応
• AMD 7, UltraScale, UltraScale+, Versal他, Alveoシリーズ
  • AMD Alveoシリーズに対応, HBM2に対応
• ASIC対応