Video LVDS SerDes Transmitter-Receiver IP Core

Video LVDS SerDes Transmitter-Receiver IP Core

概要・特長

高速デジタル・インターフェイス技術の 1 つであるLVDS規格をFPGAで実現。
高速なデータ伝送、長距離、低ノイズの特徴を持ちます。

仕様

  • 7:1 シリアライザー/デシリアライザー (SerDes)
  • 8~10ビットHDビデオアプリケーションに最適化
  • 28~35ビットパラレルデータをサポート(4/5 LVDSチャネルマッピング)
  • 1080p 120Hz以上の平面解像度をサポート
  • 2連および4連LVDSリンク構成をサポートするカスケードモジュール
  • エンコードデータと位置合わせしたTxClock位相のPLL微調整不要
  • 受信側LVDSデータストリーム入力のエンコードデータのクロックを自動配置
  • 構成GUIで合理化された設計プロセス
  • デジタル・ディスプレイ・インターフェースのOPEN LDI仕様に準拠

製品構成

対応デバイス、対応OS

  • Altera® Cyclone® II、III、IV、V、Stratix® III、IV、V、Arria® II以降対応

ロジックリソース

  • LVDS Transmitter 255LE
  • LVDS Receiver 260LE

提供物

  • ModelSim / VHDLプレコンパイル済シミュレーションライブラリ
  • ライセンスおよび1年間のアップデートを含む
  • IP コア、リファレンスデザインおよびドキュメントを収録した CD
  • Altera® OpenCore Plus評価機能
  • ユーザーマニュアル

ライセンス形態

  • ノードロック
  • フローティング

評価版

有り(30日間の無償ライセンス)

関連製品

開発・評価ボード

メーカー製品名概要
MicrotronixQuad Link LVDS Interface HSMC Daughter CardHSMC拡張コネクタを使用して、アルテラのFPGA開発キットにLVDS出力機能を実現することが出来ます。

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