PCIe/CXL IP

概要・特長

ラムバス社のPCI Express（PCIe）5.0およびCompute Express Link（CXL）2.0 PHYは、柔軟性と統合のしやすさを最大限に高めるために、システム指向のアプローチで設計された、低消費電力でエリアに最適化されたシリコンIPコアです。人工知能（AI）、データセンター、エッジ、5Gインフラ、グラフィックスなどのパフォーマンス重視のアプリケーションにおいて、最大32GT/sの信号速度を実現します。PLDA PCIe 5.0コントローラコアと組み合わせることで、完全なPCIe 5.0 SerDesサブシステムを構成することができます。また、PLDA CXL 2.0コントローラコアと統合することで、完全なCXLインターコネクトサブシステムを実現します。

ブロック図

仕様

• PLDA PCIe 5.0デジタルコントローラコアによる完全なPCIe 5.0インターフェースサブシステムソリューション
• PLDA CXL 2.0デジタルコントローラコアによる完全なCXL 2.0インターフェースサブシステムソリューション
• PHYはCXLインターフェース仕様をサポート
• デュプレックスレーン構成：x1、x2、x4、x8、x16、bifurcationサポート
• 柔軟なASICクロッキング
• マルチタップTx有限インパルス応答（FIR）イコライザー（マルチレベルディエンファシス機能付き
• リニアイコライザー（CTLE）およびマルチタップDFEにより、PVT全域で36dB以上のチャネル挿入損失を補正可能
• トランスミッターとレシーバーのスペクトラム拡散クロッキング（SSC）をサポートし、FCCのEMI規制に対応
• 複数のPMAやPCS-BISTソフトマクロとの通信を可能にする拡張可能なレジスタインターフェース
• ATPGおよびAC/DCバウンダリースキャンに対応したセルフテスト（BIST）を内蔵
• チャンネルごとのPRBS-7, 9, 11, 15, 23, 31およびユーザー定義のパターン生成とチェック機能を内蔵し、スタンドアロンでのループバックテストが可能
• PCIe RX margining機能を可能にするIn-situリアルタイムモニタおよび受信Data Eye Shmoo
• 広い温度範囲（-40℃～+125℃）での動作が可能
• 主要回路の自動キャリブレーションにより、性能と歩留まりを最大化

対応デバイス、対応OS

TSMC/Samsung/GLOBALFOUNDRIESのプロセスに対応

ロジックリソース

お問い合わせください。

ライセンス形態

IPコアライセンスの詳細についてはお問い合わせください。

評価版

評価用IPをご提供しております。詳しくはお問い合わせください。

提供物

PMA ハードマクロ及びデザインキット

• Verilogモデル
• LEF アブストラクト(.lef)
• タイミングモデル（.lib）
• CDL ネットリスト (.cdl)
• ATPGスキャン 及びIEEE 1149.6 ACバウンダリスキャン
• IBIS-AMIモデル
• GDSIIレイアウト
• DRC & LVSレポート

データシート
SoCインテグレーションガイド
（オプション）デザインインテグレーション及びシリコン立ち上げサービス

メーカーWEBサイト

https://www.rambus.com/interface-ip/serdes/

関連製品

IP(インターフェース)

メーカー	製品名	概要
NORTHWEST LOGIC	PCIe向けIP	PCIe向けIPは、PCIe規格に準拠し、PCI-SIGによって認証済みのIPコアをご提供します。シリコン実績を持ち、PCIeとDMAを完全にサポートし、PIPE準拠のPHYであれば全て対応します。

Rambus取り扱い製品カテゴリー

IP（IPコア/FPGA/ASIC）

IP（IPコア/FPGA/ASIC）

ソフトウェア

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その他

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