UART 【D16550】

UART 【D16550】

概要・特長

D16550は、TL16C550Aと機能的に同じユニバーサルアシンクロナスレシーバ/トランスミッタ(UART)のソフトコアです。 UARTとFIFOの2つのモードでシリアル伝送が可能です。 FIFOモードでは、内部FIFOがアクティブになり、受信方向と送信方向の両方に16バイト(RCVR FIFOの1バイトあたり3ビットのエラーデータ)が格納されます。


● 16450および16550 UARTと互換性のあるソフトウェア

● コンフィギュレーション機能

● 構成可能なBAUDクロックラインを分離

● 多数決ロジック

● RS232およびRS485をサポート

● 2つの動作モード:UARTモードとFIFOモード
  • FIFOモードでは、トランスミッタとレシーバはそれぞれ16バイトのFIFOでバッファされ、CPUに通知する割り込み数を減らします
  • UARTモードでは、CPUとシリアルデータ間の正確な同期の必要性を排除するために、レシーバとトランスミッタがダブルバッファされています

● シリアルデータに標準の非同期通信ビット(スタート、ストップ、パリティ)の追加または削除

● 独立して制御された送信、受信、ラインステータス、データセット割り込み

● 誤りスタートビット検出

● 16ビットプログラマブルボー・ジェネレータ

● 独立したレシーバクロック入力

● モデム制御機能(CTS、RTS、DSR、DTR、RI、DCD)

● 完全にプログラム可能なシリアルインタフェース特性:
  • 5ビット、6ビット、7ビット、8ビットキャラクタ
  • 偶数、奇数、パリティなしのビット生成および検出
  • 1、1と1/2、2ストップビットの生成
  • 内部ボー・ジェネレータ

● 完全なステータスレポート機能

● ラインブレークの生成と検出。内部診断機能:
  • Communications Link Fault Isolationのためのループバック制御
  • ブレーク、パリティ、オーバーラン、フレーミングエラーシミュレーション

● 優先割り込みシステム制御

● システムインターフェースラッパー
AMBA - APB Bus、Altera Avalon Bus、Xilinx OPB Bus

仕様

ブロックダイアグラム

ピン説明

ユニット

Baud Generator
D16550にはプログラマブルな16ビットボー・ジェネレータが内蔵されており、クロック入力を1から(2^16-1)の間の除数で分周します。ボー・ジェネレータの出力周波数はボーレート×16です。 除数の式は次のとおりです。
divisor = frequency/(baudrate×16)
ディバイザラッチDLLおよびDLMの2つの8ビットレジスタは、除数を16ビットバイナリ形式で格納します。ディバイザラッチは、D16550の初期化でロードする必要があります。これはボー・ジェネレータの動作を保証するためです。ディバイザラッチがロードされると、初期ロード時のロングカウントを防止するために、DLLまたはDLMへの書き込みに続き、16ビットボー・カウンタもCLKの立上りエッでにロードされます。
Data Bus Buffer
Rx FIFOは16レベルの深さで、FIFOのバイト数が選択された割り込みトリガレベルに達するまでデータを受信します。 このとき、Rx割り込みがイネーブルされていると、UARTはCPUに割り込みを生成します。Rx FIFOは、フルになるまでバイトを格納し続けます。フルの場合、次のバイトを受け付けずにオーバーランエラーフラグをセットします。
Transmitter Control
トランスミッタ コントロールモジュールは、THR(トランスミッタホールドレジスタ)に書き込まれたデータのシリアル出力SOの送信を制御します。新たな送信はTHRレジスタまたはTx FIFOに書き込んだ後、内部ボー・ジェネレータの次のオーバーフローで開始します。送信コントロールにはTHRレジスタと送信シフトレジスタを含みます。
Transmitter FIFO
UARTのTxはCPUがTx FIFOにバイトをロードするとすぐにSOからデータを送信します。これは、有効な16個のキャラクタがある場合、Tx FIFOへの負荷を低減します。  次のキャラクタがTxシフトレジスタに転送されると、すぐにTx FIFOへの次のロードがイネーブルされます。UARTは通常、Tx割り込みで上記の動作を開始します。

対応デバイス、対応OS

  • Intel FPGA
  • Lattice FPGA
  • Xilinx FPGA
  • ASIC

ロジックリソース

提供物

Source code
・VHDLソースコード
・VERILOGソースコード
・ネットリスト(FPGA EDIF / NGO / NGD / QXP / VQM)
VHDL&VERILOGテストベンチ環境
・Active-HDL自動シミュレーションマクロ
・ModelSim自動シミュレーションマクロ
・リファレンス レスポンスによるテスト
技術文書
・インストールに関する注意事項
・HDLコア仕様
・データシート
合成スクリプト
サンプルアプリケーション
テクニカルサポート
・IPコア実装のサポート
・3ヶ月のメンテナンス
 IPコアの提供とドキュメントのアップデート、マイナーバージョンとメジャーバージョン
 の変更
 メールサポート

ライセンス形態

  • プロジェクト限定ライセンス
  • ロイヤリティ フリー
  • シングルサイト/マルチサイトを選択(開発拠点数)

評価版

利用期間1ヶ月の無償評価版

富士ソフトの製品サポートに関して

組み込み開発の現場経験が豊富な富士ソフトだから、購入前はもちろん、購入後でも安心していただけるサポート体制をご用意しております。

富士ソフトの製品サポート

組み込み開発の各領域のエキスパートが、
しっかりサポート致します。

詳しくはこちら

Digital Core DesignのUART 【D16550】
に関するお問い合わせはこちらから

製品詳細や価格などコンシェルジュにご相談できます!
お気軽にお問い合わせください。

お急ぎの方はこちらから

0120-593-111平日9:00〜17:00