HDLC/SDLCプロトコル コントローラ【DHDLC】

HDLC/SDLCプロトコル コントローラ【DHDLC】

概要・特長

HDLC/SDLCプロトコル コントローラは、HDLC / SDLC伝送フレームの制御に使用するコントローラであり、8ビット、16ビット、32ビットマイクロコントローラに容易に接続できます。
ビットスタッフィング、アドレス認識、CRC計算などの機能により、マイクロコントローラの処理負荷を軽減します。
DHDLCは、受信と送信の両方にFIFOバッファを実装しています。


  • 個別の送信・受信インターフェース
  • 個別に設定可能な送信・受信FIFOバッファ コントロール
  • ビットスタッフィングとアンスタッフィング機能
  • 受信アドレス識別と送信アドレス挿入機能
  • 2バイトまたは1バイトのアドレスフィールドサポート
  • CRC-16及びCRC-32の計算とチェック機能
  • 衝突検出
  • バイトアラインメントエラー検出
  • プログラマブルなアイドル検出ビット数
  • NRZIコードサポート
  • 共有フラグ、共有ゼロ サポート
  • フラグのパッドフィル
  • 送信クロックの生成
  • 8ビット、16ビット、32ビットCPUインタフェース
  • 制御フラグおよびFIFO状態の割り込み出力
  • 設定可能なコアパラメータ

仕様

シンボル

ブロックダイアグラム

ピン説明

ユニット

CPU Interface
IPコアの内部レジスタを読み書きする操作を実行、割り込みの管理、フラグの設定とクリアを行います。
Clock Divider
TXCLKO出力の分周クロック信号を生成します。
Serial Interface
HDLC / SDLCインタフェースです。
ビットスタッフィングとアンスタッフィング、NRZIコーディング、衝突検出、CRC計算、フラグとア ボート検出、アイドル検出、シリアル入力をメインクロックドメインと同期します。
Control Unit
主制御ユニットです。他のブロックを管理します。
CPUインターフェイスモジュールからの要求に対する制御と処理、HDLCフレーム用のデータを形成、アドレス認識や挿入、パディングなどのHDLC制御など
FIFO Control
受信/送信FIFOバッファへのアクセスを管理します。また、 FIFOフラグの状態を生成します。 フラグは、FIFOがエンプティであるかフルであること、FIFOのオーバーフローまたはアンダーフローのイベントも示します。

対応デバイス、対応OS

  • Intel FPGA
  • Lattice FPGA
  • Xilinx FPGA
  • ASIC

ロジックリソース

提供物

Source code
・VHDLソースコード
・VERILOGソースコード
・ネットリスト(FPGA EDIF / NGO / NGD / QXP / VQM)
VHDL&VERILOGテストベンチ環境
・Active-HDL自動シミュレーションマクロ
・ModelSim自動シミュレーションマクロ
・リファレンス レスポンスによるテスト
技術文書
・インストールに関する注意事項
・HDLコア仕様
・データシート
合成スクリプト
サンプルアプリケーション
テクニカルサポート
・IPコア実装のサポート
・3ヶ月のメンテナンス
 IPコアの提供とドキュメントのアップデート、マイナーバージョンとメジャーバージョン
 の変更
 メールサポート

ライセンス形態

  • プロジェクト限定ライセンス
  • ロイヤリティ フリー
  • シングルサイト/マルチサイトを選択(開発拠点数)

評価版

利用期間1ヶ月の無償評価版

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