プログラマブル インターバル タイマ/カウンタ 【D8254】

プログラマブル インターバル タイマ/カウンタ 【D8254】

概要・特長

D8254は82C54とバイナリ互換のプログラマブル・インターバル・タイマ/カウンタです。DCDのコアは革新的であり、このユニークなIPコアは、どのようなマイクロコンピュータシステムでも、最も一般的な問題の1つを解決します。ソフトウェアの制御で、正確な時間遅延を生成します。


● 3つの独立した16ビットカウンタ

● 6つのプログラマブルカウンタモード
  • ターミナルカウントの割り込み
  • ハードウェア リトリガバブル トリガー ワンショット
  • レートジェネレータ
  • 方形波モード
  • ソフトウェアトリガストローブ
  • ハードウェアトリガストローブ

● バイナリまたはBCDカウント

● ステータスリードバックコマンド

● シンプルなインターフェイスにより、マイクロコントローラへの接続が容易

仕様

シンボル

ブロックダイアグラム

ピン説明

ユニット

Read Write Logic
読み出し/書き込みロジックは、システムバスからの入力、D8254の他機能ブロックの制御信号を生成します。ADDR(1:0)は、3つのカウンタまたはコントロール・ワード・レジスタの1つを選択して、読み書きをします。RDのLOW入力は、CPUがレジスタを読み込むことを示します。WRのLOW入力は、CPUがレジスタを書き込むことを示します。CSをLOWにしてD8254を選択しない限り、RDとWRは無視されます。WR信号とCLK信号は同期している必要があります。
Data Bus Buffer
D8254とシステムバスをインタフェースするために8ビットのバッファを使用します。
Control Word
コントロールワードレジスタは、ADDR(1:0)= 11のときにリード/ライトロジックによって選択されます。CPUが書き込みを行うと、データはコントロールワードレジスタに格納され、コントロールワード カウンターの動作設定に使用します。
Status Register, Status Latch
ステータスレジスタは、実際のモードと出力信号の値を含んでいます。STATUSビット= 0のリードバックコマンドを受信した後、ステータスラッチでラッチされます。
Control Unit
CEのリード/ライト動作とデクリメントを制御します。
CR M, CR L
データレジスタを入力します。 新しいカウントがカウンタに書き込まれると、そのカウントはCRに書き込まれ、後でCEに転送されます。
OL L, OL M
出力データレジスタ、カウンターラッチコマンドがD8254に送信されるとラッチされます。
Counter 0/1/2
3つのカウンタ(0,1,2)はすべて機能的には同一で、完全に独立しています。 それぞれ16ビット幅のバイナリまたはBCDカウンタとして、6つの使用可能なモードのいずれかで動作します。

対応デバイス、対応OS

  • Intel FPGA
  • Lattice FPGA
  • Xilinx FPGA
  • ASIC

ロジックリソース

提供物

Source code
・VHDLソースコード
・VERILOGソースコード
・ネットリスト(FPGA EDIF / NGO / NGD / QXP / VQM)
VHDL&VERILOGテストベンチ環境
・Active-HDL自動シミュレーションマクロ
・ModelSim自動シミュレーションマクロ
・リファレンス レスポンスによるテスト
技術文書
・インストールに関する注意事項
・HDLコア仕様
・データシート
合成スクリプト
サンプルアプリケーション
テクニカルサポート
・IPコア実装のサポート
・3ヶ月のメンテナンス
 IPコアの提供とドキュメントのアップデート、マイナーバージョンとメジャーバージョン
 の変更
 メールサポート

ライセンス形態

  • プロジェクト限定ライセンス
  • ロイヤリティ フリー
  • シングルサイト/マルチサイトを選択(開発拠点数)

評価版

利用期間1ヶ月の無償評価版

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