シリアル ペリフェラル インターフェース コントローラ【DQSPI】

シリアル ペリフェラル インターフェース コントローラ【DQSPI】

概要・特長

シリアル ペリフェラル インターフェース コントローラは、SPIメモリに対して最も速い動作を提供するように設計された革新的なクワッドSPIです。
複数メーカーの多くの標準製品と直接接続するのに十分な柔軟性を備えています。 さらに、IPコアは、一般的な8,16,32ビットプロセッサをサポートしています。


  • 8,16,32ビットCPUで動作
  • 全二重同期シリアルデータ転送
  • DMAサポート
  • 32,16、および8ビットシステムのサポート
  • さまざまなシステムバス規格のサポート
  • シングル、デュアル、クワッドSPI転送
  • DDRサポート(ダブルデータレート)
  • オプションで利用可能なExecute-in-Place
  • マルチマスターシステムのサポート
  • オプションでFIFOサイズ拡張(128,256,512B)
  • 最大8個のSPIスレーブに対応可能
    ソフトウェア スレーブ セレクト アウトプット SSO
    自動スレーブセレクトは各バイト転送中にアサートを出力
  • システムエラー検出
  • 割り込み生成
  • さまざまなビットレートをサポート
  • 高速SPIモードでのビットレート½CLK
  • 4つの転送フォーマット
  • シンプルなSPUおよびDMAインタフェース

仕様

ブロックダイアグラム

ピン説明

ユニット

Shift Register
SCKの適切なエッジでデータをシフトインおよびシフトアウトします。
Receiver FIFO
Rx FIFOは64(128,256,512)レベルの深さにすることができ、FIFOのバイト数が選択された割り込みトリガレベルになるまでデータを受信します。このとき、割り込みが許可されていると、CPUに割り込みを生成します。Rx FIFOは、フルになるまでバイトを格納し続けます。フルの場合、次のバイトを受け付けずにオーバーランエラーフラグをセットします。
Transmitter FIFO
CPUがマスタモードでTx FIFOにバイトをロードするとすぐにSO/MOからデータを送信します。スレーブモードでは、SCK信号の正しいエッジの後に送信が開始されます。64(128,256,512)キャラクタを保持している場合、Tx FIFOへのロードを防ぎます(SFCR [5]ビット値および選択されたFIFOサイズに依存)。Tx FIFOへのロードは、次のキャラクタがTxシフトレジスタに転送されるとすぐに有効になります。
Divider
ディバイダにより、Global CLK信号を2から1024分周することができます。この分周された信号は、マスタモードでSCKO信号を生成するために使用されます。
SPI Clock Logic
このモジュールは、生成/受信したSCK信号の位相と極性を制御します。正しいSCKのエッジでシフト信号をシフトレジスタに生成します。
SPI Controller
マスタ/スレーブ動作の制御、割り込み要求の管理、エラー検出など

対応デバイス、対応OS

  • Intel FPGA
  • Lattice FPGA
  • Xilinx FPGA
  • ASIC

ロジックリソース

提供物

Source code
・VHDLソースコード
・VERILOGソースコード
・ネットリスト(FPGA EDIF / NGO / NGD / QXP / VQM)
VHDL&VERILOGテストベンチ環境
・Active-HDL自動シミュレーションマクロ
・ModelSim自動シミュレーションマクロ
・リファレンス レスポンスによるテスト
技術文書
・インストールに関する注意事項
・HDLコア仕様
・データシート
合成スクリプト
サンプルアプリケーション
テクニカルサポート
・IPコア実装のサポート
・3ヶ月のメンテナンス
 IPコアの提供とドキュメントのアップデート、マイナーバージョンとメジャーバージョン
 の変更
 メールサポート

ライセンス形態

  • プロジェクト限定ライセンス
  • ロイヤリティ フリー
  • シングルサイト/マルチサイトを選択(開発拠点数)

評価版

利用期間1ヶ月の無償評価版

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