LINバスコントローラ【DLIN】

LINバスコントローラ【DLIN】

概要・特長

LINバスコントローラは、ローカルインターコネクトネットワーク(LIN)のコントローラです。 このインタフェースはシリアル通信プロトコルであり、主に車載アプリケーションで使用されるように設計されています。 CANと比較して、LINは低速ですが、CANの帯域幅とが要求されないインテリジェントなセンサーとアクチュエータの通信に理想的です。


  • LIN 1.2、LIN 2.1、およびLIN 2.2仕様に準拠
  • オートマティックなLINヘッダ処理
  • オートマティックな再同期
  • 1Kbit/s ~20Kbit/sのデータ転送速度
  • マスターとスレーブ動作モード
  • タイムアウト検出
  • 拡張エラー検出
  • “Break-in-data”サポート
  • システムインターフェースラッパー
    AMBA - APB Bus、Altera Avalon Bus、Xilinx OPB Bus

仕様

シンボル

ブロックダイアグラム

ピン説明

ユニット

Control State Unit
マスターとスレーブの2つのステートマシンで構成され、マスターとスレーブのタスクを制御します。
マスタタスクは、すべてのバス通信を処理します。
synch break、synch field、protected identifier fieldを送信することによって、スレーブ応答を開始します。
スレーブタスクは、応答メッセージがマスタによってアドレス指定されている場合、応答メーセージを送信します。
Host Controller Interface
システムバスからの入力を受けて、他のDLIN機能ブロックのための制御信号を生成します。
アドレスバスADDR(2:0)は読み出し/書き込み対象のレジスタを選択します。
RD、WR、CSのアクティブレベルは設定可能です。RDとWRはCSがアクティブのとき有効です。
Baud Rate Generator
クロック入力を 1と(2^15-1)の範囲の除数で分周するプログラマブル15ビットボー・ジェネレータです。ボー・ジェネレータの出力周波数はボー・レートの32倍です。除数ラッチDLLおよびDLHの2つのレジスタは、除数を15ビットバイナリ形式で格納します。
Receive Controller and Shift Register
受信コントローラは、LINバスからフレームを受信して、データ受信、フレームタイミング、エラーチェックに必要な機能を提供します。
Data Buffer
受信データまたは送信データを格納します。
Transmitter Controller and Shift Register
送信管理の機能を提供し、LINバスへデータを送信します。
Interrupt Controller
割り込みコントローラは、トランスミッタ、レシーバ、およびコントロールユニットと連動し、DLIN送信イベントまたはエラーを通知します。
割り込みイネーブルレジスタの対応するビットを有効または無効にすることによって、どのイベントが割り込みを生成するかを設定できます。
割り込みが発生した場合、割り込み要因をLINステータスレジスタで参照できます。

対応デバイス、対応OS

  • Intel FPGA
  • Lattice FPGA
  • Xilinx FPGA
  • ASIC

ロジックリソース

提供物

Source code
・VHDLソースコード
・VERILOGソースコード
・ネットリスト(FPGA EDIF / NGO / NGD / QXP / VQM)
VHDL&VERILOGテストベンチ環境
・Active-HDL自動シミュレーションマクロ
・ModelSim自動シミュレーションマクロ
・リファレンス レスポンスによるテスト
技術文書
・インストールに関する注意事項
・HDLコア仕様
・データシート
合成スクリプト
サンプルアプリケーション
テクニカルサポート
・IPコア実装のサポート
・3ヶ月のメンテナンス
 IPコアの提供とドキュメントのアップデート、マイナーバージョンとメジャーバージョン
 の変更
 メールサポート

ライセンス形態

  • プロジェクト限定ライセンス
  • ロイヤリティ フリー
  • シングルサイト/マルチサイトを選択(開発拠点数)

評価版

利用期間1ヶ月の無償評価版

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