UART 【D16750】

• 16450、16550、および16750 UARTと互換性のあるソフトウェア
• コンフィギュレーション機能
• 構成可能なBAUDクロックラインを分離
• 多数決ロジック
• RS232およびRS485をサポート
• 2つの動作モード：UARTモードとFIFOモード
  • FIFOモードでは、トランスミッタとレシーバはそれぞれ64（最大512）バイトのFIFOでバッファされ、CPUに通知する割り込み数を減らします
  • UARTモードでは、CPUとシリアルデータ間の正確な同期の必要性を排除するために、
    レシーバとトランスミッタがダブルバッファされています
• 受信方向と送信方向の両方で 最大512バイトへのFIFOに拡張可能
• シリアルデータに標準の非同期通信ビット（スタート、ストップ、パリティ）の追加または削除
• 独立して制御された送信、受信、ラインステータス、データセット割り込み
• 誤りスタートビット検出
• 16ビットプログラマブル ボー・ジェネレータ
• 独立したレシーバクロック入力
• モデム制御機能（CTS、RTS、DSR、DTR、RI、DCD）
• Auto-RTSおよびAuto-CTSによるプログラム可能な自動ハードウェアフロー制御
• 完全にプログラム可能なシリアルインタフェース特性：
  • 5ビット、6ビット、7ビット、8ビットキャラクタ
  • 偶数、奇数、パリティなしのビット生成および検出
  • 1、1と1/2、2ストップビットの生成
  • 内部ボー・ジェネレータ
• 完全なステータスレポート機能
• ラインブレークの生成と検出。内部診断機能：
  • Communications Link Fault Isolationのためのループバック制御
  • ブレーク、パリティ、オーバーラン、フレーミングエラーシミュレーション
• 優先割り込みシステム制御
• システムインターフェースラッパー
  • AMBA - APB Bus、Altera Avalon Bus、Xilinx OPB Bus

• Intel FPGA
• Lattice FPGA
• Xilinx FPGA
• ASIC

• VERILOG または VHDLソースコード、または、FPGAネットリスト
• VHDL またはVERILOGテストベンチ環境
• 技術文書
  • インストールに関する注意事項
  • HDLコア仕様
  • データシート
• 合成スクリプト
• サンプルアプリケーション
• テクニカルサポート

• プロジェクト限定ライセンス
• ロイヤリティ フリー
• シングルサイト/マルチサイトを選択（開発拠点数）

有償評価版あり

• ネットリスト提供
• 利用期間30日間

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